IC技术圈期刊

Github 上有哪些优秀的 VHDL/Verilog/FPGA 项目

#FPGA #开源 #github #verilog #vhdl

欢迎关注公众号【OpenGPGA】介绍一下github上有哪些值的参考的开源项目，如果想做一些好玩的项目值的参考

OpenFPGA

SV数组定义迷思

#FPGA #systemverilog #数组

当定义多维数组时，需要注意什么？

摸鱼范式

使用Verdi的小技巧（二）

#前端 #eda工具技巧 #verilog仿真

用Verdi分析Verilog仿真的信号调度。

icsoc

verilog面试宝典第一弹-FPGA原理

#FPGA #verilog #ZYNQ

最近准备数字IC岗时复习整理的知识点，参考了比较火的fpga面试题，和一些相关知识。

ZYNQ

SystemVerilog中超级英雄super

#验证 #systemverilog #super

SystemVerilog的OOP编程中，经常需要使用super这个关键字，主要用于子类访问父类中的属性和方法。当然并不是在所有情况下都需要使用super，一般情况下如果子类对于父类中的属性或者方法进行overriden，那么此时如果要引用父类中被overriden的属性或者方法时，就需要明示super。

硅芯思见

SystemVerilog中传说的DPI

#验证 #systemverilog #dpi

本文示例DPI-C的基本用法

硅芯思见

通过一个简单的testbench来初识SystemVerilog

#验证 #验证 #systemverilog

简单介绍一个由systemverilog搭建的testbench

ICer消食片

谈谈Verilog和SystemVerilog简史，FPGA设计是否需要学习SystemVerilog

#FPGA #verilog #systemverilog

SystemVerilog标准（SV-2009）发布距今已近十余年，在验证领域已经大放异彩，但是在设计领域（尤其FPGA领域）使用的还是比较少，虽然市场上已经发布了几本相关书籍，但是在使用上或者学习上还是有点缺陷的，这篇文章是SystemVerilog建模及仿真系列教程的第一篇，先去了解一下Verilog和SystemVerilog发展简史，从中很容易得出FPGA设计是否需要学习SystemVerilog。

OpenFPGA

UVM验证TinyALU项目：1 - Introduction and DUT

#验证 #UVM #systemverilog #IC验证

《The UVM Primer》是一本UVM的入门书籍，由Ray Salemi编写出版，并且是免费开源的项目，代码可以在GitHub上下载。

ICer消食片

UVM验证TinyALU项目：2 - A Conventional Testbench for the TinyALU

#验证 #UVM #systemverilog #IC验证

在搭建UVM验证环境之前，我们先从SystemVerilog验证平台开始，随后一步一步地过渡到完整的UVM验证平台。

ICer消食片

UVM验证TinyALU项目：3 - Interface and BFM

#验证 #UVM #systemverilog #IC验证

结束interface和BFM

ICer消食片

UVM验证TinyALU项目：4 - Object-Oriented Programming (OOP)

#验证 #UVM #systemverilog #IC验证

介绍SystemVerilog和OOP

ICer消食片

UVM验证TinyALU项目：5 - Classes and Extension

#验证 #UVM #systemverilog #IC验证

介绍class和extend。

ICer消食片

UVM验证TinyALU项目：6 - Polymorphism

#验证 #UVM #systemverilog #IC验证

介绍polymorphism。

ICer消食片

怎么学习FPGA？这几本电子书帮你事半功倍

#FPGA #verilog

好的书不在于多少，而在于能够取其精华去其糟粕，编者给大家推荐几本FPGA系列学习电子书籍，包括了CPLD/Verilog编程语言基础与设计，数字IC、基本逻辑、组合逻辑等基础电路，Vivado平台开发与调试、集成开发环境使用及相关技巧，FPGA数字信号处理、数字图像处理及各种FPGA实战项目设计案例等等。

ZYNQ

【从零开始数字IC设计】001 反相器的verilog设计

#前端 #数字IC #verilog

本文从数字集成电路设计角度阐述了反相器的原理、数字逻辑表示方法、verilog语言的描述、再到把verilog代码转换回电路的方法和过程。后面会继续用这种思维带领大家学习和设计数字集成电路中的常用电路。

ExASIC

SystemVerilog(十三)-枚举数据类型

#FPGA #枚举数据 #systemverilog

枚举数据类型提供了一种声明变量的方法，该变量可以包含有效值的特定列表。每个值都与一个标签（确定的用户自定义名宇）相关联。枚举变量用enum关键字声明，后面是用大括号（{}）括起来的逗号分隔的标签列表。

OpenFPGA

SystemVerilog-运算符/表达式规则

#FPGA #systemverilog

SystemVerilog-运算符/表达式规则

OpenFPGA

sv_string | 简单、易用、开源的System-Verilog字符串操作函数库

#验证 #芯片验证 #systemverilog #string

相比于Python和C++ string丰富的操作方法, systemverilog中string操作方法略显单薄, 仅支持大小写转换和遍历等少量方法。作者借鉴部分python string的操作函数风格, 以及结合常用的一些字符串操作, 开发一个sv_string的开源库, 使用systemverilog编写, 无需DPI和C代码编译, 开箱即用。源码已开源在github, 已经过questasim仿真测试。

验证芯发现

使用Pulseview软件辅助verilog数字设计仿真协议解码

#FPGA #辅助软件 #verilog

经常使用RTL例如verilog进行数字逻辑设计的朋友，仿真一定是一个绕不开的话题。在一些标准的数字接口和协议上，使用仿真软件例如modelsim或者vcs进行仿真后，得到的都是波形文件，使用相应的波形查看器查看数字信号的变化以确认协议逻辑设计的正确性，这点一般需要凭借个人丰富的经验和对协议的充分理解才能保证。可谓是“人脑解码器”，效率低下且很容易出错。

OpenFPGA

Verilog中关于文件操作的系统任务

#验证 #verilog #文件操作 #系统任务

Verilog提供了很多对文件操作的系统任务和函数，例如打开关闭文件、向文件写入值、从文件读出值等等。

ICer消食片

几个常见的Verilog-AMS model

#验证 #verilog-ams #verilog-a #ams #验证

分享几个常见的verilog-ams model, 例如电阻，电容，电感等。

芯片设计验证

FPGA Verilog HDL有什么奇技淫巧？

#FPGA #verilog

Verilog 有什么奇技淫巧？A：在 Verilog 中，以下这些技巧或许可以被视为“奇技淫巧”，但需要注意的是，在实际应用中应遵循良好的代码规范和设计原则：1. 利用 generate 语句生成重复的模块或逻辑：可以根据条件动态地生成电路结构，提高代码的灵活性和可复用性。2. 位拼接和位选择操作：例如 {a, b[7:0], c} 用于拼接不同位宽的信号， b[7:4] 用于选择信号的部分位。3. 使用 parameter 定义常量：方便修改参数，增强代码的可维护性……

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